電路功能與優勢
        圖1所示的這個電路提供一個同步寬頻帶發射器，可支持高達1150 MHz的超寬I/Q帶寬。該設計證明了高帶內信號性能，如高無雜散動態范圍(SFDR)、低誤差矢量幅度(EVM)和寬頻帶范圍內的平坦頻率響應。

        多個通道間的同步性能對于象限誤差校正(QEC)尤為重要。啟用多芯片同步時，轉換器之間的延遲失配可能在一個時鐘周期內，并且存在對齊良好的同步時鐘。

        高速同步的挑戰是要在過程、電壓和溫度(PVT)中達到數模(DAC)時鐘周期的精度。要達到這種精度，需要在DAC上實施同步邏輯塊，并且必須在板上精心設計布局和時鐘方案以與同步邏輯塊配合使用。

        該電路可用于支持E頻段中的寬帶點對點應用，這可同時確保零中頻(ZIF)和復中頻(CIF)。出色的同步性能使其能夠支持雷達等應用中的嚴格對齊要求。

圖1.AD9139-DUAL-EBZ評估板功能框圖

圖2.用于實現電路的AD9139-DUAL-EBZ評估板

電路描述
        圖2所示的電路板使用雙AD9139單通道TxDAC、ADL5375-05寬帶正交調制器和AD9516-1時鐘發生器。

        AD9139的數據時鐘輸入(DCI)頻率可高達575 MHz。由于在上升沿和下降沿捕獲的數據均饋入單個DAC，1×模式下的數據速率可高達1150 MSPS。為支持正交數據，使用了兩個AD9139器件來生成基帶數據。每個通道的模擬輸出分別進入自己的低通濾波器。因此，參考設計可支持高達1150 MHz的復合帶寬，如圖3所示。在如此大范圍中的平坦度至關重要。由于AD9139包括一個可抵消DAC的內在sinc滾降影響的反sinc濾波器，DAC后的濾波器平坦度變得對總平坦度至關重要。對于并行低電壓差分信號(LVDS)接口，575 MHz的DDR時鐘頻率很高。需要仔細設計LVDS接口的時序。

圖3.雙AD9139器件的大帶寬

正交調制器
        ADL5375-05是一款寬帶正交調制器，輸出頻率范圍為400 MHz至6 GHz。ADL5375-05作為I/Q調制器與AD9139接口，該調制器的頻率范圍很寬，為400 MHz至6 GHz。AD9139的輸出和ADL5375-05的輸入共用0.5 V的相同共模電平。

時鐘產生和考慮事項
        考慮到同步要求，兩個AD9139器件的DACCLK、同步時鐘和幀時鐘都必須對齊良好。AD9516-1支持必需的時鐘分配功能，以及為產生更高頻率而集成的壓控振蕩器(VCO)和鎖相環(PLL)。禁用VCO和PLL，并且AD9516-1處于時鐘分配模式時，更好的時鐘相位噪聲更利于高速對齊。作為時鐘分配模式使用時，在1 GHz輸出，分頻比為1，10 MHz頻偏處，加性相位噪聲為147 dBc/Hz。Rohde & Schwartz SMA100A具有出色的相位噪聲性能，用其作為AD9516-1的輸入時，AD9516-1的輸出總相位噪聲接近時鐘分配模式下AD9516-1的小限值。

AD9139的多芯片同步
        雙通道間的同步對于QEC至關重要。DACCLK和同步時鐘之間需要布局對稱。此外，DACCLK和同步時鐘之間的相位不得落在建立和保持時間窗口內（也稱為保持在窗口外(KOW)）。

        同步機制可以達到在DAC輸出上多個通道之間在PVT中的失配小于一個DAC時鐘周期。以下是實現測試性能的指南：

1. DACCLK 1和DACCLK 2必須在AD9139的引腳上對齊良好。DACCLK 1和DACCLK 2之間的不匹配將添加到輸出上的終不匹配中。
2. 同步時鐘1和同步時鐘2必須對齊良好，并且分別由DACCLK1和DACCLK2采樣，用作參考。
3. DACCLK和同步時鐘之間的相對相位不得落在KOW內，如圖4所示。

  圖4.DACCLK和同步時鐘之間的時序要求

LVDS接口設計
        DCI = 575 MHz時，在PVT中設計LVDS接口通常是一個挑戰。本節用一個例子說明如何設計和優化該接口。

        以圖5為例，DCI = 491 MHz。根據AD9139數據手冊規格，如果DCI和DATA的邊緣在AD9139的引腳上對齊良好，當延遲鎖相環(DLL)相位設置為零時，KOW（設置時間 + 保持時間）可置于有效窗口中間。